预置值流水线结构相位累加器

专利权的终止

摘要

本发明涉及一种预置值流水线结构相位累加器，属于集成电路相位累加器设计技术领域。该累加器由N－1个预置值相位累加器、N－1个D触发器、一个NO比特累加器和一个K比特D触发器单元构成一个N级预置值流水线结构相位累加器；第一级累加器和N－1个预置值累加器的输入端分别与M位频率控制字分成的N路输入数字信号之中的一路相连，N－1个预置值累加器的另一输入端分别与频率控制字变化控制信号相连，N－1个D触发器分别连接在相邻的两个累加器的进位输入端和进位输出端之间，K比特D触发器单元的输入端与第二级的预置值相位累加器累加和输出端相连。本发明可消除大量D触发器，并降低输出相位延时，降低功耗，提高频率切换速度。

基本信息

专利标题：

预置值流水线结构相位累加器

专利标题（英）：

暂无

公开（公告）号：

CN1770635A

申请号：

CN200510116691.2

公开（公告）日：

2006-05-10

申请日：

2005-10-28

授权号：

暂无

授权日：

暂无

发明人：

陈军杨华中罗嵘

申请人：

清华大学

申请人地址：

100084北京市海淀区清华园

代理机构：

北京清亦华知识产权代理事务所

代理人：

廖元秋

优先权：

CN200510116691.2

主分类号：

H03L7/197

IPC分类号：

H03L7/197 H03L7/08