用于优化数据传送的硬知识产权块设计的技术

专利权的终止

摘要

提供了用于在可编程逻辑集成电路上实现HIP块中数据传送接口的信道对准的技术。该HIP块信道对准逻辑可使用减少数量的并行数据路径来运行，它消耗少得多的逻辑资源。此外，HIP块信道对准逻辑电路可串行地在较高HIP内核时钟速率上进行处理，从而减少了锁定等待延迟时间。提供了用于以可编程逻辑电路实现所传送数据的出错处理的技术。可编程逻辑电路可被配置成实现适用于任何应用程序的错误产生和出错监视功能。或者，逻辑元件可被配置成执行用于不需要出错处理的应用程序的其它功能。集成电路上数据和时钟信号之间的相位偏差通过将时钟信号连同数据信号路由到每个电路块而减少。

基本信息

专利标题：

用于优化数据传送的硬知识产权块设计的技术

专利标题（英）：

暂无

公开（公告）号：

CN1791120A

申请号：

CN200510137027.6

公开（公告）日：

2006-06-21

申请日：

2005-12-13

授权号：

暂无

授权日：

暂无

发明人：

D·范瓦根宁根C·沃特曼B·－J·昂T·－P·宗D·曼苏尔A·伯尼

申请人：

奥特拉股份有限公司

申请人地址：

美国加利福尼亚州

代理机构：

上海专利商标事务所有限公司

代理人：

钱慰民

优先权：

CN200510137027.6

主分类号：

H04L29/06

IPC分类号：

H04L29/06 H04L12/56