公开了一些技术，用于确定集成电路设计中的已知特征将在制造过程期间导致缺陷的可能性。根据这些技术中的某些，识别包含有已识别设计特征的多个逻辑单元，以及确定在多个这些逻辑单元的每个中发生的设计特征的量。然后获得至少对应于这些逻辑单元的集成电路部分的故障率。然后，通过将故障率与该特征的发生量相关联来确定指示该特征将导致缺陷的特征故障系数。这些技术中的某些另外还用于识别更可能导致缺陷的新的设计特征。特别，根据各逻辑单元的每个中发生的已知特征的量以及所预测的它们对于对应于该逻辑单元的集成电路部分的成品率的影响，来预测逻辑单元的故障率。然后，这些预测故障率与对应于逻辑单元的集成电路部分的实际故障率做比较，并且识别具有最大偏差的部分。