SRAM电路及使用SRAM电路的缓冲电路

专利权的终止

摘要

本发明提供一种SRAM电路，其具有：分别由一对存储部构成的多个存储单元；指定所述多个存储单元的行的多个写入字线；指定所述多个存储单元的行的多个读取字线对；在写入到所述一对存储部时，在所述一对存储部中驱动共同的所述写入字线的写入行解码器；从所述存储部读取时，驱动与所述存储部连接的所述读取字线的读取行解码器；多个写入位线对，在写入到所述一对存储部时，其指定所述一对存储部，并将各个输入数据写入通过与所述写入字线共同指定的所述一对存储部的双方；以及读取位线，在从所述存储部读取时，其指定所述存储部，并从通过与所述读取字线共同指定的所述存储部中读取数据(也可以是1根)。

基本信息

专利标题：

SRAM电路及使用SRAM电路的缓冲电路

专利标题（英）：

暂无

公开（公告）号：

CN101346772A

申请号：

CN200580052431.1

公开（公告）日：

2009-01-14

申请日：

2005-12-27

授权号：

暂无

授权日：

暂无

发明人：

金成克直

申请人：

富士通株式会社

申请人地址：

日本神奈川县

代理机构：

北京三友知识产权代理有限公司

代理人：

黄纶伟

优先权：

CN200580052431.1

主分类号：

G11C11/41

IPC分类号：

G11C11/41