半导体元件中内连线结构的制造方法

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摘要

本发明是有关于一种半导体元件中内连线结构的制造方法。内连线结构是具有一或多个应力释放层的多层结构。在实施例中，应力释放层是设置于电镀铜层或其他导电材料之间。应力释放层可抵消导电材料所引起的应力并有助于防止或减少产生拉回孔洞。使用电镀铜层的内连线结构，可藉由短暂地减少电镀电流来形成应力释放层，使得介于其他铜层间的铜薄膜具有较大的晶粒尺寸。较大晶粒尺寸的铜典型上比较小晶粒尺寸的铜具有较大的压缩应力。应力释放层的形成材料亦可选自于其他材料，如自行离子化电浆－铜、钽、碳化硅及其类似物。

基本信息

专利标题：

半导体元件中内连线结构的制造方法

专利标题（英）：

暂无

公开（公告）号：

CN1909206A

申请号：

CN200610001959.2

公开（公告）日：

2007-02-07

申请日：

2006-01-23

授权号：

暂无

授权日：

暂无

发明人：

曹荣志陈科维林俞谷陈其贤

申请人：

台湾积体电路制造股份有限公司

申请人地址：

台湾省新竹科学工业园区新竹市力行六路8号

代理机构：

北京中原华和知识产权代理有限责任公司

代理人：

寿宁

优先权：

CN200610001959.2

主分类号：

H01L21/768

IPC分类号：

H01L21/768