本发明公开了一种DDR和DDR2内存控制器的延时滤波电路，由与门、或门和延时单元组成，延时滤波电路分为数据选通信号上升沿处理部分和数据选通信号下降沿处理部分。上升沿处理部分包括延时单元和与门，数据选通信号上升沿处理部分按级分类，每一级有一延时单元和一个与门；延时单元的输入端输入数据选通信号，输出端和本级的与门的一个输入端连接；与门的另一个输入端直接与未延时的数据选通信号连接，与门的输出端与下一级的延时单元的输入端相连，在最后一个级中，与门的输出端与外部电路连接。下降沿处理部分将上升沿处理部分的与门转换为或门。本发明在完成DQS延时的同时，可以滤除DQS的毛刺，并且可以软件配置DQS延时的长度。