本发明公开了一种高速的减少存储需求的低密度校验码解码器，它包含参数结点计算单元VPU模块、校验结点计算单元CPU模块和控制逻辑模块；VPU模块接收待解码序列，存储该原始信息并开始迭代解码，在迭代解码过程中，CPU模块与VPU模块相互传递信息，各自进行行操作和列操作，并由CPU存储校验操作结果；控制逻辑模块对VPU模块和CPU模块的循环操作进行控制，并输出解码得到的合法码字。本发明针对移位LDPC码，充分利用最小和解码算法来降低存储需求以及高度并行来提高解码速率，节省了消息存储需求，达到了更快的解码速度和更高的吞吐率。