本实用新型涉及一种高速数据采集器，是以CPLD为中心，主要包括数据采集电路、数据处理、数据存储、电源模块等几部分，由依次相连接的输入端口、可调放大电路、高速A/D芯片、CPLD芯片、输出端口组成，CPLD芯片是使用VHDL语言的，其实现的功能模块主要是消抖模块、控制模块、FIFO存储器模块，具体由幅度判断、FIFO存储、时钟产生、时序产生四个部分构成。由于使用了高速、多I/O口的CPLD芯片来控制ADC和RAM等，解决了采样速度过高时的时序同步的问题，并且具有设计修改和优化容易，系统应用性好，电路简单，体积小等优点。