能够消除来自Σ-Δ调制器的量化噪声的分数N数字PLL
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摘要
本文中公开的锁相环路(PLL)电路包括相位检测器，该相位检测器接收参考频率信号和反馈频率信号并且被配置为输出指示参考频率信号与反馈频率信号之间的相位差的数字信号。数字环路滤波器对数字信号进行滤波。数模转换器将经滤波的数字信号转换成控制信号。振荡器基于控制信号来生成PLL时钟信号。Σ‑Δ调制器根据频率控制字来调制分频器信号。分频器根据分频器信号来对PLL时钟信号进行分频，并且经分频的PLL时钟信号来生成噪声反馈频率信号。噪声滤波块从噪声反馈频率信号中移除量化噪声，从而生成反馈频率信号。
基本信息
专利标题 ：
能够消除来自Σ-Δ调制器的量化噪声的分数N数字PLL
专利标题（英）：
暂无
公开（公告）号 ：
CN108667458A
申请号 ：
CN201710883980.8
公开（公告）日 ：
2018-10-16
申请日 ：
2017-09-26
授权号 ：
CN108667458B
授权日 ：
2022-06-07
发明人 ：
G·米德哈K·查特杰
申请人 ：
意法半导体国际有限公司
申请人地址 ：
荷兰阿姆斯特丹
代理机构 ：
北京市金杜律师事务所
代理人 ：
王茂华
优先权 ：
CN201710883980.8
主分类号 ：
H03L7/197
IPC分类号 ：
H03L7/197 H03L7/099 H03M7/30
法律状态
2022-06-07 ：
授权
2018-11-09 ：
实质审查的生效
IPC(主分类) : H03L 7/197
申请日 : 20170926
申请日 : 20170926
2018-10-16 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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