带有纠错和自动应答机制的并行总线串行互联扩展方法

授权

摘要

本发明公开了一种带有纠错和自动应答机制的并行总线串行互联扩展方法。通过一块主FPGA连接CPU和多块从FPGA，主FPGA内部包括和CPU互连的并行总线接口和多个主串行接口控制电路；每块从FPGA内部均包括从串行接口控制电路，该电路以串行方式和主FPGA互连，以并行总线接口方式和从FPGA内部电路互联；CPU通过寄存器、存储器映射方式控制主串行接口控制电路的工作，以突发短分组命令的方式向某个FPGA中的从串行接口电路以现有或自定义串行通信方式发送间接存储访问命令，命令中包括读/写操作类型、操作地址、读/写操作数据和校验码，从FPGA中的串行接口控制电路接收操作命令，转换成与主FPGA内部相同的总线接口和操作时序，对内部存储空间进行读写操作。本发明能够提供处理器与多片FPGA间高效、可靠、简单、强交互性的数据通信，通用性高。

基本信息

专利标题：

带有纠错和自动应答机制的并行总线串行互联扩展方法

专利标题（英）：

暂无

公开（公告）号：

CN109614351A

申请号：

CN201811459799.5

公开（公告）日：

2019-04-12

申请日：

2018-11-30

授权号：

CN109614351B

授权日：

2022-05-24

发明人：

乔庐峰陈庆华钱鹏飞武东明杨健邹仕祥

申请人：

中国人民解放军陆军工程大学

申请人地址：

江苏省南京市秦淮区后标营路88号

代理机构：

南京理工大学专利中心

代理人：

王玮

优先权：

CN201811459799.5

主分类号：

G06F13/362

IPC分类号：

G06F13/362 G06F13/38