无除法器的除三电路
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摘要
本发明公开了一种无除法器的除三电路，电路中的Esum加法器用于对二进制数据中位于偶数位的各个二进制数进行相加从而得到加数Esum。Osum加法器用于对二进制数据中位于奇数位的各个二进制数进行相加从而得到加数Osum。第一多路选择器用于比较加数Esum和加数Osum，若加数Esum大于等于加数Osum，则计算加数Esum和加数Osum的差，并将加数Esum和加数Osum的差进行输出，若加数Esum小于加数Osum，则计算加数Osum和加数Esum的差，并将该差值左移1位，从而得到加数Osum和加数Esum的差的两倍，并将其进行输出。该无除法器的除三电路能够节约硬件资源、降低功耗以及成本。
基本信息
专利标题 ：
无除法器的除三电路
专利标题（英）：
暂无
公开（公告）号 ：
CN110851110A
申请号 ：
CN201911120525.8
公开（公告）日 ：
2020-02-28
申请日 ：
2019-11-15
授权号 ：
CN110851110B
授权日 ：
2022-04-01
发明人 ：
陈会军张喆李德建马岩沈红伟郝先人唐晓柯刘浩
申请人 ：
北京智芯微电子科技有限公司;国网信息通信产业集团有限公司;国家电网有限公司
申请人地址 ：
北京市海淀区西小口路66号中关村东升科技园A区3号楼
代理机构 ：
北京中誉威圣知识产权代理有限公司
代理人 ：
周际
优先权 ：
CN201911120525.8
主分类号 ：
G06F7/535
IPC分类号 ：
G06F7/535
IPC结构图谱
G
G部——物理
G06
计算；推算或计数
G06F
电数字数据处理
G06F7/00
通过待处理的数据的指令或内容进行运算的数据处理的方法或装置
G06F7/38
只利用数制表示，例如利用二进制、三进制、十进制表示来完成计算的方法或装置
G06F7/48
应用非形成接触器件的，例如，电子管、固体器件；应用非特定的器件的
G06F7/52
进行乘法的；进行除法的
G06F7/535
只进行除法的
法律状态
2022-04-01 ：
授权
2020-03-24 ：
实质审查的生效
IPC(主分类) : G06F 7/535
申请日 : 20191115
申请日 : 20191115
2020-02-28 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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