FPGA的加解密装置

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摘要

本实用新型提供了一种FPGA的加解密装置，包括现场可编程门阵列、SM4加解密模块、传输数据处理模块、位流数据处理模块和密钥存储模块，所述SM4加解密模块、所述传输数据处理模块、所述位流数据处理模块和所述密钥存储模块均集成于所述现场可编程门阵列，所述传输数据处理模块、所述位流数据处理模块和所述密钥存储模块均与所述SM4加解密模块连接。所述FPGA的加解密装置中，所述传输数据处理模块、所述位流数据处理模块和所述密钥存储模块均与所述SM4加解密模块连接，通过所述SM4加解密模块对位流数据和传输数据进行加解密，既保证了位流数据的安全，也保证了传输数据的安全。

基本信息

专利标题：

FPGA的加解密装置

专利标题（英）：

暂无

公开（公告）号：

暂无

申请号：

CN201920923774.X

公开（公告）日：

暂无

申请日：

2019-06-19

授权号：

CN209642682U

授权日：

2019-11-15

发明人：

陈序陈利光

申请人：

上海安路信息科技有限公司

申请人地址：

上海市虹口区东大名路391-393号4楼A4246室

代理机构：

上海恒锐佳知识产权代理事务所(普通合伙)

代理人：

黄海霞

优先权：

CN201920923774.X

主分类号：

H04L9/06

IPC分类号：

H04L9/06 H04L9/08 H04L9/18