本实用新型公开了一种用于FPGA芯片的高速串并转换接口字同步电路，包括采样模块、串并转换模块、比较模块和控制模块，其中，采样模块用于对双沿串行数据信号进行上升沿采样和下降沿采样，获得上升沿采样信号和下降沿采样信号；串并转换模块用于对上升沿采样信号和下降沿采样信号进行串并转换获得并行数据信号；比较模块用于比较并行数据信号与字同步字符是否一致，并产生字同步控制信号；控制模块控制串并转换模块以并行数据信号移位的方式最终输出与字同步字符一致的并行数据信号。本实用新型的电路能够在串并转换过程中对输出的并行数据进行校验和调整，将完成字同步后的并行数据输出下一级电路，避免输出错误的数据。