用于在串行器/解串器（SERDES）宏中同时传播多个时钟...
实质审查的生效
摘要
所公开的系统、结构和方法涉及一种双线制时钟乘法单元(CMU)，CMU采用第一锁相环(PLL)、第二PLL、以及加法器，第一PLL用于生成差模编码的第一高速时钟频率f1，第二PLL用于生成共模编码的第二高速时钟频率f2，加法器用于组合差模编码的第一高速时钟频率f1和共模编码的第二高速时钟频率f2，并在双线制导体总线上发送组合的差模和共模高速时钟频率。此外，系统、结构和方法涉及一种双线制时钟恢复模块，还公开了双线制时钟恢复模块。
基本信息
专利标题 ：
用于在串行器/解串器（SERDES）宏中同时传播多个时钟频率的方法和装置
专利标题（英）：
暂无
公开（公告）号 ：
CN114342312A
申请号 ：
CN202080061548.0
公开（公告）日 ：
2022-04-12
申请日 ：
2020-08-20
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
马克-安德烈·拉克鲁瓦穆罕默德·马赫迪·穆赫森普尔
申请人 ：
华为技术有限公司
申请人地址 ：
广东省深圳市龙岗区坂田华为总部办公楼
代理机构 ：
广州三环专利商标代理有限公司
代理人 ：
石朝清
优先权 ：
CN202080061548.0
主分类号 ：
H04L7/033
IPC分类号 ：
H04L7/033
法律状态
2022-04-29 ：
实质审查的生效
IPC(主分类) : H04L 7/033
申请日 : 20200820
申请日 : 20200820
2022-04-12 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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