一种多链并行分割高精度FPGA时间数字转换方法
实质审查的生效
摘要
一种多链并行分割高精度FPGA时间数字转换方法，将待测脉冲输入N条并行的延迟链，设待测脉冲在第i个延迟链中从输入到被捕捉经过τi个延迟单元；将每条延迟链得到的延迟单元τi相加，作为待测脉冲在等效延迟链中经过的延迟单元τ，即将位置不同、各延迟单元不同的并行延迟链相互分割，最终合并得到一条等效延迟链。本发明合并得到的等效延迟链改善了单条延迟链延迟单元不均匀、有较大延迟单元的问题，使TDC的测量分辨率和测量精度得到明显提升，并且简化了电路，有效降低了环境温度变化带来的影响。
基本信息
专利标题 ：
一种多链并行分割高精度FPGA时间数字转换方法
专利标题（英）：
暂无
公开（公告）号 ：
CN114326358A
申请号 ：
CN202111559443.0
公开（公告）日 ：
2022-04-12
申请日 ：
2021-12-20
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
杨飞毛翔宇
申请人 ：
中国科学院上海光学精密机械研究所
申请人地址 ：
上海市嘉定区清河路390号
代理机构 ：
上海恒慧知识产权代理事务所(特殊普通合伙)
代理人 ：
张宁展
优先权 ：
CN202111559443.0
主分类号 ：
G04F10/00
IPC分类号 ：
G04F10/00
IPC结构图谱
G
G部——物理
G04
测时学
G04F
时间间隔的测量
G04F10/00
用电装置测量未知的时间间隔的仪表
法律状态
2022-04-29 ：
实质审查的生效
IPC(主分类) : G04F 10/00
申请日 : 20211220
申请日 : 20211220
2022-04-12 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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