本发明提出了一种基于FPGA的Pattern文件下发加速方法及系统，方法包括：在测试机主机中，从Pattern文件中解析出涉及到的每个业务板的地址信息，基于地址信息生成第一地址信息，并将地址信息发送至相应的业务板；将Pattern文件转换为二进制文件，与第一地址信息一并下发至主控板FPGA；主控板FPGA根据第一地址信息将二进制文件下发至相应的各个业务板；业务板FPGA根据地址信息对二进制文件中的数据进行解析和筛选，保留所需通道的通道数据。本发明提出的方案利用ATE设备上FPGA的资源数优势和并行处理数据速度快的优势来进行Pattern文件的下发，能极大缩短Pattern文件的下发时间，利用FPGA广播通信的优势来减少测试机主机与业务板之间的通信次数，有效提高芯片测试的效率。