减少延迟单元的DDR DFE接收电路结构
实质审查的生效
摘要
本发明公开了一种减少延迟单元的DDR DFE接收电路结构，包括：第一DFE灵敏放大器、第二DFE灵敏放大器、第一延迟单元、第二延迟单元和触发电路，所述第一DFE灵敏放大器通过所述第一延迟单元接收内部时钟；所述第二DFE灵敏放大器通过所述第二延迟单元接收内部时钟；所述第一DFE灵敏放大器和所述第二DFE灵敏放大器根据外来数据分别产生时钟域信号elp和olp，并连接所述触发电路；所述触发电路通过所述第一延迟单元和所述第二延迟单元接收内部时钟。本发明有效减少延迟单元的数量和面积，实现节省成本的目的。
基本信息
专利标题 ：
减少延迟单元的DDR DFE接收电路结构
专利标题（英）：
暂无
公开（公告）号 ：
CN114520010A
申请号 ：
CN202210412885.0
公开（公告）日 ：
2022-05-20
申请日 ：
2022-04-20
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
孔亮
申请人 ：
灿芯半导体（苏州）有限公司
申请人地址 ：
江苏省苏州市吴中区苏州工业园区通园路208号苏化科技园7幢2F
代理机构 ：
上海湾谷知识产权代理事务所(普通合伙)
代理人 ：
倪继祖
优先权 ：
CN202210412885.0
主分类号 ：
G11C11/4076
IPC分类号 ：
G11C11/4076
IPC结构图谱
G
G部——物理
G11
信息存储
G11C
静态存储器
G11C11/08
应用多孔存储元件的，例如：应用多孔磁芯存储器；应用把几个单独的多孔存储元件合并起来的板
G11C11/21
应用电元件的
G11C11/34
应用半导体器件的
G11C11/40
应用晶体管的
G11C11/401
形成需要刷新或电荷再生的单元的，即，动态单元的
G11C11/4063
辅助电路，例如，用于寻址、译码、驱动、写、读出或定时的
G11C11/407
用于场效应型存储单元的
G11C11/4076
定时电路
法律状态
2022-06-07 ：
实质审查的生效
IPC(主分类) : G11C 11/4076
申请日 : 20220420
申请日 : 20220420
2022-05-20 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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