本申请涉及一种处理器、多线程合并方法及电子设备，属于计算机技术领域。该处理器包括N个分离处理单元和重联接处理单元；N个分离处理单元与N个线程组一一对应，每个所述分离处理单元，用于对对应的线程组内的线程进行合并，得到合并后的剩余线程，每个线程组中的线程数大于等于2；所述重联接处理单元，用于将所述N个分离处理单元中任意一个分离处理单元输出的剩余线程与剩余N‑1个分离处理单元输出的剩余线程进行线程合并，得到合并后的剩余线程。本申请易于流水线实现，能在较少比较逻辑电路的情况下，达到现有线程全比较合并方式所能实现的合并效果，从而减少了芯片的面积和功耗，有助于处理器频率提升，进而提高处理器性能。