用于避免CPU不致于因总线占有而封锁的延迟逻辑

专利权的终止(未缴年费专利权终止)

摘要

一逻辑控制延迟电路连接到具有可被多个主控装置的主数据总线的计算机系统的判优逻辑。该延迟是这样来进行设置的，即能使得该缺省主机(系统的主处理机被分配以剩余即缺省优先权)确保在总线上确定长度的有效时间。采用这种插入并控制延迟的方法，使加到CPU的该“HOLD”信号在该CPU授权存取该总线时被延迟，其余的设备在延迟终止之前不可能使用总线，在延迟终止的时刻，该CPU由延迟信号触发，以一个确认信号响应，允许判优开始。利用该技术，一种标准的微处理机，例如Intel80386能够在不使系统运行性能下降的条件下，保证不为较高优先级的装置抢占总线地工作。

基本信息

专利标题：

用于避免CPU不致于因总线占有而封锁的延迟逻辑

专利标题（英）：

暂无

公开（公告）号：

CN1051802A

申请号：

CN90109372.6

公开（公告）日：

1991-05-29

申请日：

1990-10-23

授权号：

CN1024962C

授权日：

1994-06-08

发明人：

达利尔·艾得蒙得·尤蒂斯

申请人：

国际商业机器公司

申请人地址：

美国纽约

代理机构：

中国国际贸易促进委员会专利商标事务所

代理人：

乔晓东

优先权：

CN90109372.6

主分类号：

G06F13/14

IPC分类号：

G06F13/14