多路复用分解器电路
专利申请的视为撤回
摘要
一种比特多路复用分解器电路，包括内部时钟发生器(50)，经参考时钟(Ckin)产生多个精确时延时钟信号(56、58、60、62)。串行数据(Din)控制时钟调整装置(52)，借助时延的时钟信号提供多个相位位置由输入数据设定的不同相位时钟信号。第一多路复用分解装置(86、88、90、92)利用不同相位时钟信号把输入到并行数据流。第二多路复用分解装置(86、94、96、98)，利用不同相位时钟信号之一调整该数据流而输出并行数据(D1、D2、D3、D4)。
基本信息
专利标题 ：
多路复用分解器电路
专利标题（英）：
暂无
公开（公告）号 ：
CN1085710A
申请号 ：
CN93109520.4
公开（公告）日 ：
1994-04-20
申请日 ：
1993-07-01
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
M·O·J·赫德堡
申请人 ：
艾利森电话股份有限公司
申请人地址 ：
瑞典斯德哥尔摩
代理机构 ：
中国专利代理(香港)有限公司
代理人 ：
马铁良
优先权 ：
CN93109520.4
主分类号 ：
H04J3/02
IPC分类号 ：
H04J3/02
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法律状态
2000-12-27 ：
专利申请的视为撤回
1995-08-30 ：
实质审查请求的生效
1994-04-20 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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1、
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