纠错编码装置以及在其中使用的纠错编码方法
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摘要
本发明提供了一种纠错编码装置，使装置结构简单，通过迭带译码能以接近最佳的精度进行译码，并且误差底板区域的特性评价即使不通过计算机实验也能通过简单的计算式进行。多项式乘法块(1)的n－1次多项式乘法装置(12－1～12－(m－1))使为纠错编码而被分块化信息位串进一步分割成m－1个长度为n的块和一个长度为(n－r)的块(m、n表示2以上的整数，r表示从1到n之间的整数)，输入被分割的各信息位串中长度为n的块，输出相同长度的序列。r次多项式除法装置(2)输入n－1次多项式乘法装置(12－1～12－(m－1))的各输出的加法运算的结果和长度为(n－r)的块，输出长度为r的冗余位串序列。
基本信息
专利标题 ：
纠错编码装置以及在其中使用的纠错编码方法
专利标题（英）：
暂无
公开（公告）号 ：
CN101080874A
申请号 ：
CN200580043202.3
公开（公告）日 ：
2007-11-28
申请日 ：
2005-11-29
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
神谷典史
申请人 ：
日本电气株式会社
申请人地址 ：
日本东京都
代理机构 ：
北京东方亿思知识产权代理有限责任公司
代理人 ：
王怡
优先权 ：
CN200580043202.3
主分类号 ：
H03M13/19
IPC分类号 ：
H03M13/19 H04L1/00 G06F11/10
相关图片
法律状态
2012-11-14 ：
授权
2008-01-23 ：
实质审查的生效
2007-11-28 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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1、
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