本实用新型公开一种数字电路板的高速时钟监测系统，为单路时钟监测系统，其包括稳定且不丢失的低速时钟源及依次连接的脉冲形成电路、判决电平产生模块、时钟丢失处理模块，所述脉冲形成电路与数字电路板上的被监测时钟源连接，所述稳定且不丢失的低速时钟源同时与脉冲形成电路、判决电平产生模块分别连接；所述稳定且不丢失的低速时钟源的频率小于或等于数字电路板上被监测时钟源最低频率的一半。本实用新型采用判断数字电路板输出电平是否正确来监测系统时钟参考源是否丢失，以解决传统监测系统复杂，需要具有稳定且不丢失的高速时钟源、多路时钟分频电路等问题，整个时钟监测系统更易于实现，且具有很高的可靠性，同时具有很好的可扩展性。