用于稳健的锁相环设计的方法
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摘要
公开了能够改善数字锁相环(PLL)电路的稳健性的系统、方法和装置(100)。一种由时钟生成设备执行的方法，包括：生成多个经相移信号，该多个经相移信号中的每一者相对于基础时钟信号(202)具有相位偏移，该基础时钟信号(202)在该多个经相移信号内是唯一的，将第一经相移信号选为输出信号(222)，当第二经相移信号与第一信号相比具有与参考信号(204)更近的相位关系时，生成指示该第二信号的第一相位控制字(312)，在第一信号和第二信号中的任一者处于第一信令状态中时抑制将第二信号选为输出信号(222)，以及当第一信号和第二信号处于第二信令状态中时将第二信号选为输出信号(222)。
基本信息
专利标题 ：
用于稳健的锁相环设计的方法
专利标题（英）：
暂无
公开（公告）号 ：
CN108781073A
申请号 ：
CN201680082943.0
公开（公告）日 ：
2018-11-09
申请日 ：
2016-03-03
授权号 ：
CN108781073B
授权日 ：
2022-06-14
发明人 ：
郁宏春W·林S·李G·尹
申请人 ：
高通股份有限公司
申请人地址 ：
美国加利福尼亚州
代理机构 ：
上海专利商标事务所有限公司
代理人 ：
杨丽
优先权 ：
CN201680082943.0
主分类号 ：
H03K7/00
IPC分类号 ：
H03K7/00
法律状态
2022-06-14 ：
授权
2018-12-04 ：
实质审查的生效
IPC(主分类) : H03K 7/00
申请日 : 20160303
申请日 : 20160303
2018-11-09 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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1、
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