一种包含动态电源噪声的jitter仿真分析方法，包括以下步骤：1）基于时序路径搭建电路网表，将每个电路单元的VDD与VSS连接到直流电压源；2）在时序电路的起始点，根据用户指定的频率创建时钟信号；3）获取各个单元电路的VDD上的下降量和VSS上的上升量；4）创建用户给定的频率的正弦或余弦波形的电压源，替代连接到VDD和VSS的直流电压源；5）运行SPICE仿真，获取由给定的VDD的下降量及VSS的上升量造成的相邻周期的时钟信号jitter的最坏情形，并以此作为参考为时序分析设置余量。本发明的包含动态电源噪声的jitter仿真分析方法，准确地反映出电源噪声引起的jitter的最坏情形，为工程师做时序分析时设置余量提供有效的参考。