一种用于减少数字信号上升时间的电路结构

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摘要

本实用新型公开了一种用于减少数字信号上升时间的电路结构，其特征在于，包括比较单元、两条通路和上拉电平，所述比较单元用于甄别输入信号幅值并输出信号，所述比较单元的输出信号控制所述两条通路在不同的条件下导通，所述上拉电平用于将芯片逻辑运算单元的输入信号直接上拉至外部输入信号所定义的高电平，从而减小信号时延。通过该种方式，可以显著减少方波信号的上升时间，总线中信号的上升时间及带宽将不再受限于RC延时，提高了芯片的响应速度，提升了芯片电路的整体性能。

基本信息

专利标题：

一种用于减少数字信号上升时间的电路结构

专利标题（英）：

暂无

公开（公告）号：

暂无

申请号：

CN201920564310.4

公开（公告）日：

暂无

申请日：

2019-04-24

授权号：

CN209897021U

授权日：

2020-01-03

发明人：

孟庆振赵现普

申请人：

苏州浪潮智能科技有限公司

申请人地址：

江苏省苏州市吴中区吴中经济开发区郭巷街道官浦路1号9幢

代理机构：

济南诚智商标专利事务所有限公司

代理人：

李修杰

优先权：

CN201920564310.4

主分类号：

H03K5/12

IPC分类号：

H03K5/12