本发明公开一种用于数据处理的硬件加速系统及芯片，该硬件加速系统用于读写其外部的DDR存储单元，该硬件加速系统包括控制单元、数据读取单元、SRAM专用存储单元、寄存器配置单元、运算单元和数据回写单元，在控制单元的监测控制下，对于每一块待处理数据块，数据读取单元只使用一次读操作就完成从所述DDR存储单元内读取出当前一块待处理数据块，数据回写单元只使用一次写操作就完成当前一块待处理数据块的所有运算结果回写到所述DDR存储单元内，因此针对一块待处理数据块，所述硬件加速系统对DDR的访问只有一次读取和一次写入，不需要增大SRAM容量，减少不必要的CPU干预，同时也降低对于DDR的访问次数。