本实用新型公开了一种编程器高速IO与驱动电路，包括FPGA芯片U1A、电阻RS1、光耦继电器OP1、二极管DC1、三极管QC1、三极管QP1和三极管QN1，其特征在于，所述FPGA芯片U1A的通用口IO1连接电阻RS1，电阻RS1的另一端连接锁紧座ZIF1，光耦继电器的A端连接锁紧座ZIF1，B端连接VDD/VPP/GND驱动电路，光耦继电器OP1的C端接VCC，D端接继电器驱动信号。使用本实用新型电路结构，在FPGA IO与锁紧座ZIF1上芯片引脚通讯时，OP1是断开状态，其AB端结电容最小仅1pF，通用编程器产品的IO时钟速度最高可达60MHz，远远超过其他公司的同类产品；而且因为引入光耦继电器OP1做隔离，可以选用输出端结电容较大的48路集成功率驱动芯片，替代复杂的分立件与通用数字集成芯片构成的驱动电路，VDD/VPP/GND驱动电路的成本可以降低50％以上，线路板尺寸减小70％以上。