一种可优化功耗的纳米CMOS电路容错映射方法
授权
摘要
本发明公开了一种可优化功耗的纳米CMOS电路容错映射方法，针对纳米CMOS电路的缺陷增加电路功耗的问题，本发明方法首先利用打包技术将常连等级较高的常连单元及其常连输出打包为单元包，并选择关联节点生成一定数量的节点包；然后利用遗传算法完成电路容错映射，通过特定的基因编码方式和交叉、变异操作保证单元包与节点包一对一匹配映射，以降低容错复杂度，并将功耗优化约束吸收到适值函数中对映射解的功耗进行优化。本发明方法可以有效降低电路容错复杂度，在快速消除缺陷对映射电路逻辑功能的影响的基础上，实现映射电路的功耗优化。
基本信息
专利标题 ：
一种可优化功耗的纳米CMOS电路容错映射方法
专利标题（英）：
暂无
公开（公告）号 ：
CN113343614A
申请号 ：
CN202110514175.4
公开（公告）日 ：
2021-09-03
申请日 ：
2021-05-12
授权号 ：
CN113343614B
授权日 ：
2022-05-17
发明人 ：
夏银水谢尚銮查晓婧
申请人 ：
宁波大学
申请人地址 ：
浙江省宁波市江北区风华路818号
代理机构 ：
宁波奥圣专利代理有限公司
代理人 ：
谢潇
优先权 ：
CN202110514175.4
主分类号 ：
G06F30/327
IPC分类号 ：
G06F30/327 G06N3/12
IPC结构图谱
G
G部——物理
G06
计算；推算或计数
G06F
电数字数据处理
G06F30/327
逻辑综合；行为综合，例如映射逻辑，HDL到网表，高级语言到RTL或网表
法律状态
2022-05-17 ：
授权
2021-09-21 ：
实质审查的生效
IPC(主分类) : G06F 30/327
申请日 : 20210512
申请日 : 20210512
2021-09-03 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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