本发明公开了一种基于码率自适应的高效化LDPC编码器电路，包括：控制单元、存储单元、选择单元、高效核心单元以及累加寄存器单元，其中：所述控制单元用于将存储单元中的数据发送高效核心单元中；所述存储单元用于存储输入矩阵和校验数据；所述选择单元用于选择通过控制单元的控制选择存储单元中的数据发送给高效核心单元；所述累加寄存器单元用于将高效核心单元每次的计算结果进行累加，在多变的信道环境下，提出的方法有效解决了恶劣信噪比下无法纠错的问题；利用信噪比信息，可以动态平衡编码的性能和纠错性能的关系，使得系统效率提升；所提出的高效化LDPC编码器架构不仅保证了传输的正确性，同时有效提升了传输效率。