锁存器架构和锁存电路
公开
摘要
本文公开一种锁存器架构和锁存电路，锁存器架构包括接收输入数据的输入电路；组合网络，其基于来自输入电路的锁存输入数据提供第一中间数据、第一中间控制信号和第二中间控制信号；一个或更多个第一锁存器，其提供锁存的第一中间数据；第二锁存器，其提供锁存的第一中间控制信号；第三锁存器，其提供锁存的第二中间控制信号；至少一个第四锁存器，其提供输出数据；解码器，其连接到第一锁存器，接收锁存的第一中间数据并提供第二中间数据。至少一个第四锁存器接收基于锁存的第一中间控制信号、锁存的第二中间控制信号和第二中间数据修改的输入信号。第一锁存器至第三锁存器以反相时钟信号操作，且至少一个第四锁存器以非反相时钟信号操作。
基本信息
专利标题 ：
锁存器架构和锁存电路
专利标题（英）：
暂无
公开（公告）号 ：
CN114598314A
申请号 ：
CN202110788888.X
公开（公告）日 ：
2022-06-07
申请日 ：
2021-07-13
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
M·拉特扎M·帕利亚托
申请人 ：
爱思开海力士有限公司
申请人地址 ：
韩国京畿道
代理机构 ：
北京三友知识产权代理有限公司
代理人 ：
刘久亮
优先权 ：
CN202110788888.X
主分类号 ：
H03K19/0185
IPC分类号 ：
H03K19/0185
法律状态
2022-06-07 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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