一种基于8T SRAM内存内行列双向的减法计算电路结构
实质审查的生效
摘要
本发明公开了一种基于8T SRAM内存内行列双向的减法计算电路结构，包括：整体时序控制模块、行地址译码模块、列地址译码模块、行字线选择模块、列字线选择模块、SRAM存储阵列、行输出模块和列输出模块；行地址译码模块与行字线选择模块相连，列地址译码模块与列字线选择模块相连，行字线选择模块、列字线选择模块、行输出模块和列输出模块分别与SRAM存储阵列相连；通过调整8管SRAM单元的字线传输管的宽长比控制单元权重，实现减法计算。本发明可以实现8T SRAM内存内的行减法和列减法计算，减少了传输过程的消耗，使功耗大幅降低，而且能够在减法计算时使所有SRAM单元的字线同时开启并行计算，大大提高了计算时数据的吞吐率。
基本信息
专利标题 ：
一种基于8T SRAM内存内行列双向的减法计算电路结构
专利标题（英）：
暂无
公开（公告）号 ：
CN114360595A
申请号 ：
CN202111390098.2
公开（公告）日 ：
2022-04-15
申请日 ：
2021-11-22
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
彭春雨高荣争朱志国吴秀龙蔺智挺陈军宁
申请人 ：
安徽大学;合肥市微电子研究院有限公司
申请人地址 ：
安徽省合肥市经济开发区九龙路111号
代理机构 ：
北京凯特来知识产权代理有限公司
代理人 ：
郑立明
优先权 ：
CN202111390098.2
主分类号 ：
G11C8/10
IPC分类号 ：
G11C8/10 G06F7/50
IPC结构图谱
G
G部——物理
G11
信息存储
G11C
静态存储器
G11C8/06
地址接口装置，例如：地址缓冲器
G11C8/10
译码器
法律状态
2022-05-03 ：
实质审查的生效
IPC(主分类) : G11C 8/10
申请日 : 20211122
申请日 : 20211122
2022-04-15 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
文件下载
暂无PDF文件可下载
