本发明提供了一种模块化的标准UART接口逻辑IP核，串并转换模块将UART串行输入数据转换为并行数据，并写入到接收FIFO模块中，接收FIFO模块用于缓存接收数据，中断处理模块完成接收溢出和接收超时中断信号产生，寄存器配置模块通过局部并行总线管理模块获取CFG_DIN，配置接收和发送FIFO深度、中断使能、中断触发深度、接收超时时间、双工模式，发送FIFO模块用于缓存发送数据，并串转换模块将并行输入数据转换为串行数据输出，局部并行总线管理模块用于实现局部并行总线的地址锁存和译码。本发明实现局部并行总线到UART协议的转换，形成模块化的标准UART接口，提高UART接口的通用性和可移植性，采用模块化的设计方法，提高了接口电路的灵活性和扩展性。