本发明提供了一种并行伪随机码发生器及方法，发生器包括G1寄存器组、G1更新并行电路、G2寄存器组、G2更新并行电路、逻辑运算单元。本发明增加了线性移位寄存器的数量，同时把更新逻辑由常规的单路输出增加为并行多路输出，将并行伪码计算单元计算得到的多个伪码码片信号用来更新多路的线性移位寄存器单元实现并行更新，从而能够实现单时钟周期内实现多个反馈比特的并行产生，实现了N个伪码码片的并行输出。与常规的伪码发生电路相比，本发明能够在原有时钟频率的1/N完成一个伪码周期内的全部码片输出。本发明方案在不增加成本，不降低性能的基础上，能够显著降低功耗，并降低设计中对时钟频率的时序要求。