时钟路径信息生成方法、生成装置、电子设备及介质
公开
摘要
本公开提供了时钟路径信息生成方法、生成装置、电子设备及介质。通过预先设置的时钟路径信息生成工具，以解决针对不同大规模SoC芯片的时钟网络电路的快速开发问题。具体地，向时钟路径信息生成工具(实现载体为脚本语言，例如Perl语言)导入时钟网络信息，利用时钟路径信息生成工具自动化生成时钟路径代码信息(例如Verilog硬件描述语言)和时钟路径框图信息，从而快速实现高效无差错的SoC芯片时钟网络，可以极大缩减SoC芯片开发时间，提高设计效率。
基本信息
专利标题 ：
时钟路径信息生成方法、生成装置、电子设备及介质
专利标题（英）：
暂无
公开（公告）号 ：
CN114297972A
申请号 ：
CN202210059124.1
公开（公告）日 ：
2022-04-08
申请日 ：
2022-01-19
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
朱珂方旭升王永胜林谦顾艳伍赵金萍储志博
申请人 ：
井芯微电子技术（天津）有限公司
申请人地址 ：
天津市滨海新区经济技术开发区滨海-中关村科技园泉州道3号北塘建设发展大厦B座215室
代理机构 ：
天津企兴智财知识产权代理有限公司
代理人 ：
安孔川
优先权 ：
CN202210059124.1
主分类号 ：
G06F30/39
IPC分类号 ：
G06F30/39
IPC结构图谱
G
G部——物理
G06
计算；推算或计数
G06F
电数字数据处理
G06F30/39
物理层电路设计
法律状态
2022-04-08 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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