VerilogRTL代码加固方法及相关设备
实质审查的生效
摘要
本发明公开了一种Verilog RTL代码加固方法及相关设备，涉及编程技术领域，主要为解决目前缺少一种适当的加固方式以使电路能够抵抗0、1错误翻转的问题。该方法包括：获取原始Verilog RTL代码文件的包含时序逻辑的时序逻辑代码段；对所述时序逻辑代码段进行格式标识，生成时序逻辑标识版本代码文件；在具有所述格式标识的代码段中确定触发器代码；为所述触发器代码增加冗余的组合逻辑投票电路代码，以对所述原始Verilog RTL代码进行加固。本发明用于Verilog RTL代码加固过程。
基本信息
专利标题 ：
VerilogRTL代码加固方法及相关设备
专利标题（英）：
暂无
公开（公告）号 ：
CN114548003A
申请号 ：
CN202210101854.3
公开（公告）日 ：
2022-05-27
申请日 ：
2022-01-27
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
谢元禄张坤呼红阳霍长兴习凯季兰龙卢年端
申请人 ：
中国科学院微电子研究所
申请人地址 ：
北京市朝阳区北土城西路3号
代理机构 ：
北京华沛德权律师事务所
代理人 ：
王玉璇
优先权 ：
CN202210101854.3
主分类号 ：
G06F30/327
IPC分类号 ：
G06F30/327 G06F8/71
IPC结构图谱
G
G部——物理
G06
计算；推算或计数
G06F
电数字数据处理
G06F30/327
逻辑综合；行为综合，例如映射逻辑，HDL到网表，高级语言到RTL或网表
法律状态
2022-06-14 ：
实质审查的生效
IPC(主分类) : G06F 30/327
申请日 : 20220127
申请日 : 20220127
2022-05-27 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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