本申请提供一种集成电路的时序收敛方法、装置、服务器及可读存储介质，应用于集成电路技术领域，该方法首先构建第一模块的端口互连网路，并进一步基于第一模块和端口互连网路获得与第一模块时序等价的等价模块，由于端口互连网路能够实现第一模块中任一端口以及与任一端口具有连接关系的端口的逻辑直连，在对等价模块中的第一模块进行时序收敛验证时，可以通过端口互连网路模拟第一模块的多个模块实例相互连接，或者第一模块与其他模块相连的验证场景，有利于第一模块自身以及第一模块与其他模块连接情况下端口时序的同步收敛，有效降低迭代验证次数，缩短时序收敛过程的耗时，提高验证效率，同时，有助于提高集成电路整体设计效率。