硬件实现的请求取数周期的系统接口
视为撤回的专利申请
摘要
一个数据处理系统包括一个中央处理器(CPU)、一个主存和一个存贮管理部件(MMU)。信息以段的形式存放于主存，每个段用一个段说明来标识，段说明被存放在MMU的翻译表中。来自CPU的逻辑地址用来访问存放在MMU的翻译表中的段说明。段说明含有本段的第一个字在主存中的存贮单元的物理地址。如果段说明未在MMU的翻译表中，则中止MMU的操作而请求到主存中去取这个段说明。
基本信息
专利标题 ：
硬件实现的请求取数周期的系统接口
专利标题（英）：
暂无
公开（公告）号 ：
CN1030310A
申请号 ：
CN87104386.6
公开（公告）日 ：
1989-01-11
申请日 ：
1987-06-24
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
密歇尔·D·史密斯莱维林·S·敦维尔里查德·A·乐美罗伯特·C·米勒西奥多·R·斯代普林威廉·E·伍兹约翰·L·克利
申请人 ：
霍尼维尔·布尔公司
申请人地址 ：
美国佛罗里达州
代理机构 ：
中国国际贸易促进委员会专利代理部
代理人 ：
李勇
优先权 ：
CN87104386.6
主分类号 ：
G06F13/16
IPC分类号 ：
G06F13/16
IPC结构图谱
G
G部——物理
G06
计算；推算或计数
G06F
电数字数据处理
G06F13/00
信息或其他信号在存储器、输入/输出设备或者中央处理机之间的互连或传送
G06F13/14
对互连或传送请求的处理
G06F13/16
关于访问存储器总线的
法律状态
1992-02-19 ：
视为撤回的专利申请
1990-09-26 ：
实质审查请求
1989-01-11 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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1、
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