FPGA逻辑单元的功能模型和通用性逻辑单元装箱算法
发明专利申请公布后的驳回
摘要
本发明属于电子设计自动化技术领域，具体为一种FPGA逻辑单元的功能模型及通用性逻辑单元装箱算法。该模型首先提取出FPGA逻辑单元中的功能元件，然后用功能元件和开关多路选择器的连接描述整个逻辑单元的结构，接着通过对逻辑单元进行不同的配置，生成许多仅由功能元件连接而成的有效功能电路，该模型能广泛地描述现有FPGA的逻辑单元的结构，并可由逻辑单元对应的有效功能电路得到逻辑单元的所有逻辑功能。基于此FPGA逻辑单元的功能模型，提出了通用性逻辑单元装箱算法FDUPack。FDUPack算法的核心思想是在用户电路中对每个有效功能电路反复进行电路图的模式匹配，是处理各种逻辑单元装箱问题的一种普适性算法。
基本信息
专利标题 ：
FPGA逻辑单元的功能模型和通用性逻辑单元装箱算法
专利标题（英）：
暂无
公开（公告）号 ：
CN1786968A
申请号 ：
CN200510111269.8
公开（公告）日 ：
2006-06-14
申请日 ：
2005-12-08
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
童家榕倪刚来金梅
申请人 ：
复旦大学
申请人地址 ：
200433上海市邯郸路220号
代理机构 ：
上海正旦专利代理有限公司
代理人 ：
陆飞
优先权 ：
CN200510111269.8
主分类号 ：
G06F17/50
IPC分类号 ：
G06F17/50
法律状态
2009-10-07 ：
发明专利申请公布后的驳回
2006-12-20 ：
实质审查的生效
2006-06-14 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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1、
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