数字式精确时延匹配电路
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摘要
本发明公开了一种数字式精确时延匹配电路，用于2MHz‑500MHz短波和超短波段的自适应干扰对消装置的时延匹配调整，包括ADC取样单元、时钟产生器单元、数据同步单元和FPGA延迟器单元。时延匹配调整基于延迟时钟采样技术，通过对取样ADC施加不同相位的取样时钟，随后通过数据同步的方式来实现不同路径的时延匹配。结合时钟产生器单元的精细采样时钟延时特性和FPGA延迟器单元的大范围粗延时调整特性，此电路可实现大范围、高精度的时延匹配调整，调整精度在55ps以内。
基本信息
专利标题 ：
数字式精确时延匹配电路
专利标题（英）：
暂无
公开（公告）号 ：
CN109495090A
申请号 ：
CN201811155112.9
公开（公告）日 ：
2019-03-19
申请日 ：
2018-09-30
授权号 ：
CN109495090B
授权日 ：
2022-04-12
发明人 ：
邢金岭葛松虎孟进何方敏李毅王青
申请人 ：
中国人民解放军海军工程大学
申请人地址 ：
湖北省武汉市解放大道717号
代理机构 ：
武汉开元知识产权代理有限公司
代理人 ：
马辉
优先权 ：
CN201811155112.9
主分类号 ：
H03K5/133
IPC分类号 ：
H03K5/133 H03K5/135 H04B1/10
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法律状态
2022-04-12 ：
授权
2019-04-12 ：
实质审查的生效
IPC(主分类) : H03K 5/133
申请日 : 20180930
申请日 : 20180930
2019-03-19 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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1、
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