一种用于加速Deep Q-Network算法的硬件架构及...
授权
摘要
本发明公开了一种用于加速Deep Q‑Network算法的硬件架构及其设计空间探索方法。硬件架构包括：通用处理器模块负责与外部环境进行交互和实现奖励函数的计算，也负责Deep Q‑Network算法经验池的维护；外部DDR存储器负责Deep Q‑Network算法的经验池的存储；AXI总线接口为通用AXI总线接口结构，负责实现通用处理器与FPGA可编程逻辑模块之间控制信号和数据信号的传递与反馈；Target Q模块负责实现Target Q网络的前向推理计算；Current Q模块负责实现Current Q网络的前向推理和反向传播。本发明在高度优化FPGA硬件架构下，实现Deep Q‑Network算法的实时计算。
基本信息
专利标题 ：
一种用于加速Deep Q-Network算法的硬件架构及其设计空间探索方法
专利标题（英）：
暂无
公开（公告）号 ：
CN111652365A
申请号 ：
CN202010366873.X
公开（公告）日 ：
2020-09-11
申请日 ：
2020-04-30
授权号 ：
CN111652365B
授权日 ：
2022-05-17
发明人 ：
刘冰凤雷付平李喜鹏卢学翼吴瑞东王嘉晨童启凡周彦臻谢宇轩
申请人 ：
哈尔滨工业大学
申请人地址 ：
黑龙江省哈尔滨市南岗区西大直街92号
代理机构 ：
哈尔滨市阳光惠远知识产权代理有限公司
代理人 ：
刘景祥
优先权 ：
CN202010366873.X
主分类号 ：
G06N3/08
IPC分类号 ：
G06N3/08 G06N3/04 G06N3/063 G06N5/04
IPC结构图谱
G
G部——物理
G06
计算；推算或计数
G06N
基于特定计算模型的计算机系统
G06N3/00
基于生物学模型的计算机系统
G06N3/02
采用神经网络模型
G06N3/08
学习方法
法律状态
2022-05-17 ：
授权
2020-10-13 ：
实质审查的生效
IPC(主分类) : G06N 3/08
申请日 : 20200430
申请日 : 20200430
2020-09-11 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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