N体模拟在异构架构的并行加速实现方法
实质审查的生效
摘要
一种N体模拟在异构架构的并行加速实现方法，通过初始化后更新缓冲区，通过CPU内存与GPU显存之间的信息传输后，依次通过GPU以分桶算法计算粒子之间的短程力并返回结果至CPU端；通过CPU计算粒子之间的长程力及加速度后更新粒子速度，最后更新缓冲区粒子的速度信息并当满足条件时结束模拟；本发明在CPU端进行主体程序的计算和数据读取、输出等功能，在GPU端进行程序中热点函数的计算，通过基于粒子‑网格算法，将粒子之间的力分为短程力和长程力，利用CPU和GPU的算力及其架构特点，实现快速计算。
基本信息
专利标题 ：
N体模拟在异构架构的并行加速实现方法
专利标题（英）：
暂无
公开（公告）号 ：
CN114490011A
申请号 ：
CN202011260657.3
公开（公告）日 ：
2022-05-13
申请日 ：
2020-11-12
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
文敏华胡航王一超韦建文林新华
申请人 ：
上海交通大学
申请人地址 ：
上海市闵行区东川路800号
代理机构 ：
上海交达专利事务所
代理人 ：
王毓理
优先权 ：
CN202011260657.3
主分类号 ：
G06F9/50
IPC分类号 ：
G06F9/50
IPC结构图谱
G
G部——物理
G06
计算；推算或计数
G06F
电数字数据处理
G06F9/00
程序控制装置，例如，控制单元
G06F9/06
应用存入的程序的，即应用处理设备的内部存储来接收程序并保持程序的
G06F9/46
多道程序装置
G06F9/50
资源分配，例如，中央处理单元的
法律状态
2022-05-31 ：
实质审查的生效
IPC(主分类) : G06F 9/50
申请日 : 20201112
申请日 : 20201112
2022-05-13 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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