本发明公开了一种基于FPGA的卷积神经网络后向训练的硬件加速实现架构。此架构基于卷积神经网络各层后向训练的基本处理模块，综合考虑运算处理时间和资源消耗，利用并串转化，数据分片、流水线设计资源复用等方法，以做到尽可能大的并行度和尽可能少的资源消耗为原则，以并行的流水线形式实现了Hcnn卷积神经网络的后向训练过程。该架构充分利用了FPGA的数据并行和流水线并行的特点，实现简单，结构更加规则，布线更加一致，频率也得到了大大提高，加速效果显著。更重要的是，此结构使用优化的脉动阵列结构平衡了IO读写与计算，在消耗较少的存储带宽下提高了吞吐率，有效地解决了数据访存速度远大于数据处理速度的卷积神经网络FPGA实现的问题。