时钟自测FPGA

专利权人的姓名或者名称、地址的变更

摘要

时钟自测FPGA，涉及集成电路技术。本实用新型的时钟自测FPGA，包括I/O接口单元、时钟管理电路单元、被测时钟网络，其特征在于，还包括一个D触发器，时钟管理电路单元的输入端连接时钟源，时钟管理电路单元的第一输出端与被测时钟网络的输入端连接，被测时钟网络的输出端连接到D触发器的D端，时钟管理电路单元的第二输出端与采样时钟网络的输入端连接，采样时钟网络的输出端连接到D触发器的CLK端，D触发器的输出端连接到输出逻辑检测功能电路，输出逻辑检测功能电路与I/O接口单元连接，一个动态相移逻辑功能控制模块与时钟管理电路单元连接。本实用新型降低了对测试仪器设备的指标要求。

基本信息

专利标题：

时钟自测FPGA

专利标题（英）：

暂无

公开（公告）号：

暂无

申请号：

CN202022209660.4

公开（公告）日：

暂无

申请日：

2020-09-30

授权号：

CN213637693U

授权日：

2021-07-06

发明人：

贾楫丛伟林何相龙孙海蔡莹卓

申请人：

成都华微电子科技有限公司

申请人地址：

四川省成都市高新区益州大道中段1800号1栋22层

代理机构：

成都惠迪专利事务所(普通合伙)

代理人：

刘勋

优先权：

CN202022209660.4

主分类号：

H03K5/19

IPC分类号：

H03K5/19