提高△-Σ模数转换器中过量环路延迟补偿的效率
实质审查的生效
摘要
提供用于提高Δ‑Σ模数转换器中过量环路延迟补偿的效率的系统和方法。在一些例子中，提供用于减小用于连续时间Δ‑ΣADC的量化器中的嵌入的过量环路延迟补偿数模转换器(DAC)中的总电容的系统和方法。在其他例子中，过量环路延迟补偿DAC可以是电流域DAC、电荷域DAC或电压域DAC。另外，提供用于数字控制过量环路延迟DAC的增益的方法。而且，提供校准主逐次逼近寄存器DAC和过量环路延迟DAC之间的增益失配的方法。本文提供的系统和方法提高连续时间Δ‑ΣADC的性能。连续时间Δ‑ΣADC是高精度和高能效ADC，通常用于音频播放设备和医疗设备。
基本信息
专利标题 ：
提高△-Σ模数转换器中过量环路延迟补偿的效率
专利标题（英）：
暂无
公开（公告）号 ：
CN114503437A
申请号 ：
CN202080066703.8
公开（公告）日 ：
2022-05-13
申请日 ：
2020-09-24
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
志方明A·班德约帕得哈
申请人 ：
美国亚德诺半导体公司
申请人地址 ：
美国马萨诸塞州
代理机构 ：
中国贸促会专利商标事务所有限公司
代理人 ：
张小稳
优先权 ：
CN202080066703.8
主分类号 ：
H03M3/00
IPC分类号 ：
H03M3/00
法律状态
2022-05-31 ：
实质审查的生效
IPC(主分类) : H03M 3/00
申请日 : 20200924
申请日 : 20200924
2022-05-13 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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