使用时钟唤醒抑制的环式传输
公开
摘要
一种集成电路(IC)器件包括环式传输，所述环式传输具有多个节点和将所述多个节点耦合成环的线互连。所述线互连包括用于在表示数据包的数据信令之前围绕所述环式传输传送时钟唤醒信号的线。每个节点将响应于接收到时钟唤醒信号而从时钟门控状态切换到定时状态。所述环式传输还包括睡眠控制器，所述睡眠控制器耦合到所述多个节点中的选择节点。所述睡眠控制器将响应于通过对所述线的监视识别出所述环式传输上的空闲状况，将所述选择节点在指定的持续时间内配置成时钟抑制状态。在处于所述时钟抑制状态时，所述节点抑制在所述选择节点处接收到的任何时钟唤醒信号的进一步传送。
基本信息
专利标题 ：
使用时钟唤醒抑制的环式传输
专利标题（英）：
暂无
公开（公告）号 ：
CN114556264A
申请号 ：
CN202080073997.7
公开（公告）日 ：
2022-05-27
申请日 ：
2020-10-22
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
威廉·L·瓦尔克
申请人 ：
超威半导体公司
申请人地址 ：
美国加利福尼亚州
代理机构 ：
上海胜康律师事务所
代理人 ：
李献忠
优先权 ：
CN202080073997.7
主分类号 ：
G06F1/324
IPC分类号 ：
G06F1/324 G06F1/3287 G06F1/3206 G06F1/10 G06F1/08 G06F1/06 G01R31/28 G01R31/3185
IPC结构图谱
G
G部——物理
G06
计算；推算或计数
G06F
电数字数据处理
G06F1/324
•••••通过降低时钟频率节能
法律状态
2022-05-27 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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