多位格雷码生成电路
实质审查的生效
摘要
本发明的多位格雷码生成电路包括：第零格雷码生成电路，其生成与多位格雷码的第0位对应的格雷码；以及多个格雷码生成电路，其生成与比多位格雷码的第0位更高位的各位对应的格雷码，多个格雷码生成电路分别由多个触发器电路构成，前级的触发器电路的输出输入到下一级的触发器电路，最终级的触发器电路的输出被初级的触发器电路反相并保持，将多个触发器电路中的任一个的输出作为与各位对应的格雷码输出。
基本信息
专利标题 ：
多位格雷码生成电路
专利标题（英）：
暂无
公开（公告）号 ：
CN114553240A
申请号 ：
CN202111333743.7
公开（公告）日 ：
2022-05-27
申请日 ：
2021-11-11
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
森川佳直
申请人 ：
夏普半导体创新株式会社
申请人地址 ：
日本奈良县天理市栎木町2613番地1
代理机构 ：
深圳市赛恩倍吉知识产权代理有限公司
代理人 ：
郝家欢
优先权 ：
CN202111333743.7
主分类号 ：
H03M7/16
IPC分类号 ：
H03M7/16 H03K23/00
法律状态
2022-06-14 ：
实质审查的生效
IPC(主分类) : H03M 7/16
申请日 : 20211111
申请日 : 20211111
2022-05-27 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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