一种用于多阱嵌套CMOS工艺版图级漏电自动检查方法
实质审查的生效
摘要
一种用于多阱嵌套CMOS工艺版图级漏电自动检查方法，通过对多阱嵌套CMOS工艺下阱间寄生产生机理，在传统CMOS BSIM 3V3仿真四端口模型的基础上，增加阱间寄生效应建模的两端口，同时改进了成熟EDA设计检查规则，可实现对多阱嵌套工艺版图的阱间寄生效应进行自动排查，可有效对版图进行全局漏电识别，操作简便、自动化程度高、评测效率高，减少了因阱间漏电导致的再流片周期和成本损失，提高了评测可操作性和裸片可靠性。
基本信息
专利标题 ：
一种用于多阱嵌套CMOS工艺版图级漏电自动检查方法
专利标题（英）：
暂无
公开（公告）号 ：
CN114548026A
申请号 ：
CN202111404836.4
公开（公告）日 ：
2022-05-27
申请日 ：
2021-11-24
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
屈若媛薄鹏张伟张延伟张磊祝名谷重阳姜贸公李培蕾
申请人 ：
中国空间技术研究院
申请人地址 ：
北京市海淀区友谊路104号
代理机构 ：
中国航天科技专利中心
代理人 ：
陈鹏
优先权 ：
CN202111404836.4
主分类号 ：
G06F30/398
IPC分类号 ：
G06F30/398 G06F30/3947
IPC结构图谱
G
G部——物理
G06
计算；推算或计数
G06F
电数字数据处理
G06F30/398
设计验证或优化，例如：使用设计规则检查、布局与原理图或有限元方法
法律状态
2022-06-14 ：
实质审查的生效
IPC(主分类) : G06F 30/398
申请日 : 20211124
申请日 : 20211124
2022-05-27 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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