基于忆阻器阵列的逻辑门电路及全加器实现方法
实质审查的生效
摘要
本发明公开了一种基于忆阻器阵列的逻辑门电路及全加器实现方法，所述逻辑门电路包括两个连接时钟信号的解码器，两个电压控制器以及由若干忆阻器、字线以及多若干位线构成的忆阻器阵列；本发明能够基于忆阻器阵列实现互补式阻性开关，使用同行的不同忆阻器来组合操作以实现与门、或门、全加器。本发明提供的方案能够减少实现与门、或门、全加器的操作步骤和忆阻器数量开销，降低整体的能耗。
基本信息
专利标题 ：
基于忆阻器阵列的逻辑门电路及全加器实现方法
专利标题（英）：
暂无
公开（公告）号 ：
CN114333934A
申请号 ：
CN202111569139.4
公开（公告）日 ：
2022-04-12
申请日 ：
2021-12-21
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
赵毅陈辉刘鹏武继刚
申请人 ：
广东工业大学
申请人地址 ：
广东省广州市越秀区东风东路729号
代理机构 ：
广东广信君达律师事务所
代理人 ：
戴绪霖
优先权 ：
CN202111569139.4
主分类号 ：
G11C8/08
IPC分类号 ：
G11C8/08 G11C7/12
IPC结构图谱
G
G部——物理
G11
信息存储
G11C
静态存储器
G11C8/06
地址接口装置，例如：地址缓冲器
G11C8/08
字线控制电路，例如，用于字线的驱动器、增强器、上拉电路、下拉电路、预充电电路
法律状态
2022-04-29 ：
实质审查的生效
IPC(主分类) : G11C 8/08
申请日 : 20211221
申请日 : 20211221
2022-04-12 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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