使FPGA GTY bank同时接入4路时钟的电路及实现...
实质审查的生效
摘要
本发明涉及一种使FPGAGTYbank同时接入4路时钟的电路及实现方法，电路包括本地晶振G1、FPGA芯片U1、时钟芯片U2，时钟芯片U2具备4个DPLL，FPGAGTYbank支持两路时钟输入，又基于GTYbank时钟借用特性，可将相邻GTYbank时钟输入端的时钟，作为其输入时钟，这样，FPGA芯片U1的GTY bank有4路时钟输入，可以处理4路与时钟频率相匹配的高速信号。电路简单，可同时提供4路时钟；解决了多种信号同时处理的问题，并可同时满足高速信号对同步和异步时钟的需求。
基本信息
专利标题 ：
使FPGA GTY bank同时接入4路时钟的电路及实现方法
专利标题（英）：
暂无
公开（公告）号 ：
CN114461010A
申请号 ：
CN202111578409.8
公开（公告）日 ：
2022-05-10
申请日 ：
2021-12-22
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
孙静宋猛武岩
申请人 ：
天津光电通信技术有限公司
申请人地址 ：
天津市河西区泰山路6号
代理机构 ：
天津中环专利商标代理有限公司
代理人 ：
胡京生
优先权 ：
CN202111578409.8
主分类号 ：
G06F1/12
IPC分类号 ：
G06F1/12 H04J3/06
IPC结构图谱
G
G部——物理
G06
计算；推算或计数
G06F
电数字数据处理
G06F1/00
不包括在G06F3/00至G06F13/00和G06F21/00各组的数据处理设备的零部件
G06F1/04
产生时钟信号的或分配时钟信号的，或者直接从这个设备中得出信号的
G06F1/12
不同时钟信号的同步
法律状态
2022-05-27 ：
实质审查的生效
IPC(主分类) : G06F 1/12
申请日 : 20211222
申请日 : 20211222
2022-05-10 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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