CMOS并串行乘法电路及其乘法单元和加法单元
专利权的视为放弃
摘要
一个由乘法和加法单元构成的CMOS并串行乘法电路。由这些乘法单元产生的进位信号在同一个乘法单元中进行处理，以便不发生附加的传送延迟。主乘法单元由形成“与非门”的多个P沟道晶体管和N沟道晶体管，以及一个侧相器与两“同”门的串联组合构成。其中，“与非门”的一个输入端馈入一个乘数位，而另一个输入端馈入一个被乘数位。
基本信息
专利标题 ：
CMOS并串行乘法电路及其乘法单元和加法单元
专利标题（英）：
暂无
公开（公告）号 ：
CN1037600A
申请号 ：
CN89101529.9
公开（公告）日 ：
1989-11-29
申请日 ：
1989-03-18
授权号 ：
CN1009395B
授权日 ：
1990-08-29
发明人 ：
阿诺德·乌伦霍夫
申请人 ：
德国ITT工业股份有限公司
申请人地址 ：
联邦德国弗赖堡7800
代理机构 ：
中国国际贸易促进委员会专利代理部
代理人 ：
王以平
优先权 ：
CN89101529.9
主分类号 ：
G06F7/52
IPC分类号 ：
G06F7/52 G06F7/50
相关图片
IPC结构图谱
G
G部——物理
G06
计算；推算或计数
G06F
电数字数据处理
G06F7/00
通过待处理的数据的指令或内容进行运算的数据处理的方法或装置
G06F7/38
只利用数制表示，例如利用二进制、三进制、十进制表示来完成计算的方法或装置
G06F7/48
应用非形成接触器件的，例如，电子管、固体器件；应用非特定的器件的
G06F7/52
进行乘法的；进行除法的
法律状态
1992-01-08 ：
专利权的视为放弃
1990-08-29 ：
审定
1990-07-25 ：
实质审查请求
1989-11-29 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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1、
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